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基于Altera FPGA的千兆以太网实现方案

发布日期:2019-09-22 09:53 来源:和记h88 发布人:和记娱乐 点击:

  在系统设备不断向小型化、集成化、网络化发展的今天,嵌入式开发成为新技术发展的最前沿,改变着系统的整体结构。FPGA由于其自身特点,成为嵌入式开发的最佳平台。Altera公司结合其最新一代高端器件推出了全新的嵌入式开发系统,能够实现软核niosII 32位处理器为核心的嵌入式开发系统。

  在CvcloneII中,A1tera集成了完整的千兆以太网硬核,硬核包括MAC模块以及可选择的物理层PCS模块和PMA模块,其中MAC模块支持l0/100/1000 Mb/s。Altera的SOPCBuilder工具提供快速搭建SOPC系统的能力,这种架构可以包含一个或多个CPU,提供存储器接口,外围设备和系统互连逻辑的复杂系统。

  以太网技术是当今应用广泛的网络技术,千兆以太网技术继承了以往以太网技术的许多优点,同时又具有诸多新特性,例如传输介质包括光纤和铜缆,使用8B/10B的编解码方案,采用载波扩展和分组突发技术等。正是因为具有良好的继承性和许多优秀的新特性,千兆以太网已经成为目前局域网的主流解决方案。

  千兆以太网利用原以太网标准所的全部技术规范,其中包括CSMA/CD协议、以太网帧、全双工、流量控制以及IEEE 802.3标准中所定义的管理对象。千兆以太网的关键技术是千兆以太网的MAC层和以太网接口的实现。随着多应用的普及,干兆以太网必然得到广泛应用。

  Altera提供了可参数化的千兆以太网megacore解决方案。该方案可在Altera的Arria GX,CycloneII,CycloneIII系列FPGA上工作,可配置使其包含MAC,PCS,PMA模块中的一种或多种,配置选择及相应的接口标准。

  对于千兆以太网控制器的实现,采用表第l行的配置。吉比特级以太网控制器核(GEMAC)是针对1 Gb/s以太网访问控制器功能的可参数化的megacore解决方案。

  以太网控制器的FPGA设计工作包括以太网MAC子层的FPGA设计,MAC子层与上层协议的接口设计以及MAC与物理层(PHY)的GMII接口设计。该以太网控制器的总体结构设计框图如图1所示,整个系统分为MAC模块,主机接口模块和管理数据输入输出模块。其中,MAC模块主要执行在全双工模式下的流量控制,MAC帧实现发送和接收功能,其主要操作有MAC帧的封装与解包以及错误检测,直接提供了到外部物理层器件的并行数据接口,物理层处理直接利用商用千兆PHY器件,主要开发集中在MAC控制器的研究。

  管理数据输入输出模块提供了标准的IEEE802.3介质接口,可用于连接以太网的链层和物理层。主机接口则提供以太网控制器与上层协议(如TCP/IP协议)之间的接口,用于数据的发送、接收以及对控制器内各种寄存器的设置。

  整个系统模块间的接口连接如图2所示。其中,PCS和PMA分别代表物理层的物理编码子层和物理介质接入层。

  Altera提供三态以太网MAC控制器IP核,可实现单条或多条吉比特以太网链,通过交换机或由器可与任意以太网端口相连。其配置界面如图3所示。

  整个配置界面可将IP核配置为所需模式并进行IP核参数设置,将IP核设置为千兆以太网MAC模块,内部提供FI—FO模块。可选的PCS模块由PHY器件提供,这个界面分为4个配置页面,描述如下:

  Core Configuration:核配置选项,配置以太网功能模块,是否包含PCS模块、FIFO模块,配置接口类型、端口数等;

  相应的接口信号包括:控制接口信号,复位信号,MAC系统端信号(包括接收接口信号和发送接口信号),MAC以太网端信号(包括GMII模块信号和PHY管理接口信号)。

  表1中描述了MAC以太网端GMII模块信号、接口信号,其余信号参考千兆以太网用户手册。GMII模块的接收信号一般直接连到PHY器件,负责与PHY器件的数据交互,其信号与PHY器件接口一一对应,如表1所列。

  利用Ahera强大的SOPC Builder系统开发工具和Quar-tusII软件设计,基于QuartusII和niosII的SOPC设计流程如图4 MAC核与吉比特PHY芯片通过GMII接口的连接图5所示,SOPC开发流程比FPGA的开发流程(细线框)多增加处理器及其外设接口的定制步骤和软件开发步骤(粗线框)。这些新增加的步骤在SOPC Builder,niosII IDE工具的协助下能够轻松完成。

  使用千兆网系统可直接将处理的高速信号从网口发送给远端处理计算平台,节省功率放大器和高频电缆等,减少投入,加强系统的集成性和可靠性,更便于设计人员的调试,且接口更具通用性和扩展性。

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